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技术 | Technology – III-V与硅集成
维 持摩尔定律的进程越来越困难。最近的几 纳米脊形工程
次是，需要引入新颖的几何形状和罕见的
在 IMEC，我们开创了将 III-V 与 CMOS 集
材料，如二氧化铪。在未来的几年中，进步可能 成的独特方法。我们是纳米脊形工程的先驱。首
取决于 III-V 族的使用——或者作为增加片上 RF 先，通过选择性区域生长，在图案化的 300mm
功能的材料，或者用于为加速片上和芯片到芯片 硅衬底上形成的窄氧化物沟槽内沉积 III-V 族材
通信提供光源。 料。III-V 族材料的进一步生长就产生纳米脊形。
将 III-V 族和硅技术集成的要求比实现良好 这种方法可能看起来很深奥，但事实并非
的性能更加复杂。至关重要的是，集成二者的工 如此，它与硅 CMOS 工业中使用的标准工艺兼
艺还必须具有成本效益并适合大规模生产。换句 容。硅及其氧化物的图案化基于浅沟槽隔离工艺，
话说，它必须是可扩展的并且与现有的 IC 技术 III-V 族材料的生长是通过 MOCVD 进行的。
兼容。 我们方法的独创性在于生长开始于在有高纵
成本效益、可扩展集成的关键是直接在硅衬 横比的窄沟槽中 III-V 族材料的沉积，也就是沟
底上的 III-V 层材料的单片异质外延生长。这种 槽的高度要远大于其宽度。这是一种称为纵横比
方法优于晶圆，芯片和管芯级的键合方法。然而， 捕获（Aspect Ratio Trapping, ART）的技术，这已
挑战在于要开发一种能够适应硅与大多数 III-V 经在许多不同的异质材料系统中获得了成功。沟
族材料之间晶格失配的技术。由于应变会产生位 槽的几何形状使得氧化物侧壁处实现了非常有效
错缺陷，因此必须控制并将它们限制在受限的区 的位错捕获。失配和穿透位错限制在沟槽的底部，
域内，以使有源的 III-V 器件层没有缺陷。 形成没有位错缺陷的顶部区域（关于其工作原理
图2. 左图：{111}面中纵横比捕获的穿透位错图示。中图：箱形GaAs纳米脊形表面的横截面扫描电子显微图像。右图：沿沟槽横截面的
GaAs纳米脊形的环形明场扫描透射电子显微镜图（ABF STEM）。透射电子显微镜样品的体积也在扫描电子显微图像中用红色虚线表示
出。ABF STEM图像中的暗的模糊线是穿透位错，它们都在沟槽内被捕获。V形{111}硅表面诱导出靠近GaAs-硅界面的透射电子显微镜图
像中的莫尔图案。
纵横比捕获的艺术
III-V 族材料和硅晶格不匹配，因此前者在后者上的 {111} 滑移平面也可以与侧壁平行。在这种情况下，
生长会产生缺陷。然而，通过在高度限制的沿着 <110> 由于 {111} 面的倾斜角度为 54.7°，只要沟槽的纵横比也
硅方向的沟槽中选择性区域生长，可以高效地捕获这些 就是高宽比超过 1.43，沟槽得以填充满，位错半环的“臂”
缺陷。关键是要使用高度远远大于宽度的沟槽。 最终会碰到氧化物侧壁。由于沟槽的纵横比远高于这个值，
III-V 族材料沉积在图案化的硅 / SiO 2 衬底上时，生 所以所有位错缺陷都会在这两个方向上得以完全捕获，只
长期间形成失配和穿透位错以释放应变。典型的弛豫机 要弛豫过程通过沿 {111} 面的穿透位错进行滑移即可。成
制是在生长表面处的位错半环成核，其向下滑移到 III-V 功取决于增强靠近 III-V 族材料和硅之间界面上的显著位
族材料和硅之间的界面以有效地释放应变。 错成核，以确保异质层的应变得以完全释放。
如果位错伯格斯矢量基于 60°失配位错，则滑移面 注意，堆垛层错和微孪晶作为在 <111> 方向上运动的
是 {111} 面。因此，当位错半环开始沿 {111} 平面向下 面缺陷，仅能在平行于侧壁的 {111} 平面中被捕获。从而，
滑移并在宽度上延伸时，两个穿透位错的“臂”就会碰 垂直于侧壁运动的面缺陷可以穿透整个III-V族结构。因此，
到氧化物侧壁并被捕获。当 {111} 滑移面垂直于沟槽侧 为了防止这种情况发生，必须通过优化生长条件、硅表面
壁时，这种捕获机制很容易实现。 预处理和沟槽的制造工艺来消除面缺陷的形成。
20 化合物半导体 2019年第1期 www.compoundsemiconductorchina.net
