研发报告详细内容

CEA-Leti论文凸显功率GaN进展

      材料来源:compoundsemiconductor

硅基氮化镓 E型MOSc-HEMT的演示。TEM横截面显示了角落处全凹槽MOS栅极的轮廓。栅长设置为1um。
 
IEDM 2020上的研究论文展示了该研究所如何克服嵌入MOS栅极的GaN器件在结构和性能方面的挑战。
 
来自CEA-Leti的两篇补充研究论文证实,该研究所的GaN技术方法正在克服嵌入MOS栅极的先进GaN器件在结构和性能方面的挑战,并瞄准快速增长的功率转换系统的全球市场。
 
在IEDM 2020上发表的论文中,科学家们详述了基于GaN-on-Si的HEMT(称为GaN-on-Si HEMT)变体的实验。与硅相比,基于GaN的半导体可以改善日益紧凑的功率转换器的性能和可靠性,并且AIGaN / GaN HEMT具有高功率和低噪声特性的,其在高频应用中已显示出有替代基于Si或SiC的功率转换解决方案的潜力。因此,对于许多终端用户应用,从智能手机到厨房电器和电动汽车,从电池装载器到DC / DC或AC / DC转换器,这种技术有望成为一种高性价比的功率转换解决方案。
 
综合来看,这两篇论文为CEA-Leti在IRT Nanoelec框架下开发的GaN MOS-c HEMT的栅极堆栈提供了新的理解。它们展示了GaN MOS堆栈表征的复杂性,以及报告和分析可靠参数值对深厚专业知识的要求。这些论文中提出的工作也将有助于解决GaN器件中产生的有害效应以提高可靠性,这是CEA-Leti在产业转移过程中的主要任务之一。
 
论文《硅基氮化镓 E型MOSc-HEMT中与碳相关的pBTI退化机制》 研究了晶体管栅极正偏压时发生的正偏压温度不稳定性(pBTI)效应背后的物理学原理,以确定这种效应的根本原因,并将其最小化。
 
“我们证明,在正栅极应力下,电压阈值(Vth)的不稳定性是由两类陷阱引起的。”该论文的作者Aby-GaëlViey说,“第一个与栅极氧化物的缺陷有关,这是一种已知的效应,第二种与栅极界面GaN中氮位的碳原子存在有关,这是一个发现,因此证实了IEDM上提出的结论。”
 
一般来说,在以BTI为常见可靠性测试的MOS技术(例如基于Si / SiGe / Ge的CMOS技术)中,Vth不稳定性的根本原因与氧化物缺陷有关,这些缺陷可由电子或空穴带电或放电,这取决于器件类型(n/p-MOS)和偏置极性。就GaN MOS-c HEMT而言,晶体管下方生长的外延结构非常复杂,并且很不均匀。
 
这项研究也证实了CEA-Leti在2019年IEDM论文中报告的工作结论,即GaN-in-N[CN]中的碳,通常作为深能级受主引入,以产生用于击穿-电压管理的半绝缘GaN层,它与常见的氧化物陷阱充电一起造成一部分BTI不稳定性。因此,外延结构是减少和降低GaN功率器件不稳定性的重要关键点。
 
"此外,我们最近的工作表明,可以非常精确地模拟和预测这些阈值电压不稳定性,"Viey补充道,"事实上,已知的捕获发射时间(CET)图模型被用来确认两类陷阱的存在,并预测在一定的栅极/温度应力条件下的pBTI退化(Vth 漂移)。"
 
论文《对硅基氮化镓MOS-c HEMT界面陷阱密度(Dit)抽取之新颖见解》旨在研究表征氧化物/ GaN界面的电学质量,以了解CEA-Leti栅极堆栈的界面陷阱密度是否是硅基氮化镓MOS-c HEMT主要的阈值电压(Vth)贡献者,并证实了该所历经十年研发的解决方案的性能。
 
界面陷阱密度抽取提取了在氧化物/半导体界面上具有电活性的界面缺陷的密度,以及其在其能量方面随半导体带隙的分布。它之所以重要,是因为Vth直接关系到半导体的金属栅极功函数和掺杂等物理参数,这些参数很容易调整,还关系到一些缺陷相关的参数,如氧化物中的固定电荷或移动电荷以及界面态密度。如果界面没有经过正确的钝化和处理,这种密度会极大地影响Vth。
 
就GaN MOS-c HEMT而言,该平台还消除了对有源精密光纤的需求。在氧化物沉积之前对GaN进行干法刻蚀,这种积极的工艺步骤会对未来的氧化物/GaN界面产生巨大的影响。因此,开发和优化基于MOS的GaN功率器件需要具有准确可靠的界面表征技术。“对于其他行业或研究人员来说,这种方法将有助于评估界面密度。”论文作者William Vandendaele说。
 
Vandendaele表示,CEA-Leti研究人员的下一步工作是扩大团队对GaN MOSc HEMT的栅堆栈优化的理解,以最大程度地降低Dit值,并将最佳的产品、工艺和表征方法转让给该研究所在IRT PowerGan的工业合作伙伴。
 
CEA-Leti将继续推进其GaN路线图,进一步研究外延、器件、无源元件、共集成和系统架构,以开发出一种GaN技术,使开关频率达到兆赫,功率密度达到硅的十倍--所有这些都采用标准CMOS工艺,以降低成本。
 
 
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