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消除应用GaN的障碍

2024/1/22 9:43:37      材料来源:ACT化合物半导体

作者:Enis Marcon 英诺赛科(欧洲)

随着 GaN 性能优势的确立以及 GaN HEMT 挑战的克服,现在是时候解决设计人员最关心的问题了,如价格、可用性和可靠性等

不难发现,用GaN制造的功率器件取代硅功率器件有着着显着优势。以电动自行车充电器为例,当采用GaN时,其体积缩小了75%,可以放入背包中;以USB-PD笔记本电脑充电器为例,其尺寸约为硅基器件充电器的三分之一;以数据中心DC/DC转换器为例,其中GaN的引入让尺寸减半,并大幅提高效率。

GaN提供的应用优势背后有很多原因,目前众所周知的是,GaN能够减小尺寸并提高效率。采用这种宽禁带半导体制成的器件的一项重要优点是不存在反向恢复电流,有利于更简单的架构。此外还有其他优点,包括:相比于硅,GaN能够在更高的频率下工作,从而允许部署更小的无源器件;比导通电阻显著降低,允许GaN器件更小;基于导通电阻和栅极电荷的乘积,品质因数可提高10倍,从而实现更高的效率。

因此,GaN将继续在所有应用领域快速铺开,包括消费、工业、汽车和可再生能源,采用GaN将提高所有功率转换系统的性能,同时可以缩小尺寸、提高效率并降低成本。

GaN:有力的案例

之前的担忧有所缓解,如今GaN市场一片繁荣。然而,这并没有缓解一些电源转换器设计人员对GaN大规模采用的顾虑。其原因主要集中在价格和大批量供应上,不过也存在对二次采购的担忧。

智能手机市场巧妙地阐明了这些观点。尽管其出货量略有下降,但每年的销量仍远超10亿台,促进了GaN功率器件供应商将其产品设计到手机中。但在此之前,必须克服四个障碍。首先,此举背后需要有明显的优势。另外,GaN器件必须复制硅极低的栅极漏电特性;以有竞争力的价格出售;可大量供应,维持每年销售10亿部智能手机并满足快速增长的需求,从而匹配6至9个月推出新型号的节奏。

在英诺赛科,我们符合所有这类条件。但这还不是全部。我们不断创新,推出了市场上首款双向GaN等产品。这项技术(我们称之为VGaN)具有明显且引人注目的优势。它提供了一种优于传统方法的双向阻断电流的替代方案,即在配备了两个背对背Si MOSFET的电池管理系统中使用过压保护单元。在我们的努力之下,这对晶体管可以用单个VGaN HEMT取代,从而可提供体积缩小50%、效率更高的替代方案(见图1)。

我们的突破之一是解决了与漏电流相关的问题。许多设计人员没有考虑这一点的习惯,因为典型硅器件栅极下方的氧化物会阻止泄漏。而GaN HEMT中不存在氧化层,栅极可以建模为两个背对背二极管(见图2)。

为了减少泄漏,我们优化了外延、器件架构和工艺。基于所有这些方面的进步,漏电流已下降了近十倍。在器件的整个使用寿命期间,温度在85℃时,漏电流降至3μA以下。这种性能水平十分受智能手机制造商的欢迎,可确保VGaN HEMT适用于手机内的负载开关。

这一创新表明,一家公司想要成为领先的GaN供应商,首先得是一家集成器件制造商。无晶圆厂公司难以创新,因为其不具备优化外延、架构和工艺的固有能力。

如果仔细观察价格和供货情况,很快就会明白为什么客户和供应商的需求都在不断增长,而GaN未能在智能手机市场占有一席之地。为了在2022年售出的10亿部手机中实现10%的市场渗透率,GaN功率器件制造商每年需要生产1亿部。而为了达到这一产量,需要每月加工3,000片8英寸晶圆,或每月加工5,400片6英寸晶圆。根据市场分析公司Yole Intelligence的数据,如果暂时忽略英诺赛科的产能,全球GaN的总产能仅为每月16,000片6英寸晶圆。由此可知,这个单一应用就将需要世界产能的近三分之一!

一旦纳入我们的产能,情况就会截然不同。我们是最大的完全专注于GaN的集成器件制造商。通过使用8寸晶圆,可以经济高效地大批量生产GaN器件。我们的产能还在持续攀升,到2025年我们每月将生产7万片8英寸晶圆,而所有其他制造商的总产量就显得相形见绌。

△ 图1. 单个VGaN可以替代两个背对背Si MOSFET。

△ 图2. 将漏电流优化降低至3μA以下。

可靠性问题

成功的关键是可靠性。对于智能手机制造商如Oppo等大公司来说,如果可靠性存在疑问,GaN将永远不可能集成到手机中。

我们已经证明公司的器件在这方面很强大。根据JEDEC描述的评估以及加速寿命测试,超过20年的栅极加速因子模式的器件故障率为百万分之十(见图3)。漏极的等效数字则是一万多年。

另一个关键因素是雪崩耐用性,这是硅功率MOS器件的一个重要特性。为了评估这种能力,工程师倾向于执行未钳位的感应开关测试。

为此,需要打开测试器件,使电感器以线性速率充电。一旦漏极电流足够高,器件就会关闭,促使电感器耗散其存储的能量。而这将导致器件崩溃。测试器件的雪崩能力允许消耗电感电流,从而限制电压的进一步增加。测试器件保持击穿状态,直到能量全部耗散。

我们将此测试的结果转换为器件可以支持的雪崩时间和雪崩能量的值。如果功率器件不具备雪崩能力,则必须提供更高的击穿电压,以允许电感器的能量完全放电。我们的器件就是这种情况,高击穿电压可满足电感开关额定值。对于我们的低压器件,击穿电压是器件额定值的两倍以上,可确保这些产品能够安全地处理电压尖峰并成功通过此类关键测试。

数据中心

智能移动器件当然不是GaN的唯一市场。在其他应用机会中,数据中心非常耗电,提供了一个巨大且不断增长的市场。在这里,效率是第一位。即使效率仅提高0.1%,也能节省大量成本。GaN实现的小型化也很有价值,更小的电源转换系统可以为计算单元腾出更多空间。

然而,为了确保销量,GaN供应商还必须提供大量可用的产品产能以及低廉的价格。

从AC到DC开始过渡,图4概述了数据中心内的电源转换阶段。初级侧的常用设计结合了功率因数校正和一对电感器以及一个电容器,通常部署650 V的器件。同时,在低压侧,当涉及负载点器件时,通常使用100 V和30 V零部件。在这里,每次导入通常使用多达80个或更多低压功率晶体管。所有这些零部件必须能够以合适的价格批量交付。

在使用一对电感器和一个电容器构建的600 W全桥中,我们器件的优势得到了体现。当采用四个3.2 mΩ 100 V GaN INN100W032A HEMT构建时,最终设计的尺寸仅为基于硅解决方案设计的四分之一,同时效率还提高了0.6%。这相当于减少近10%的能耗,确保成本显着减少并降低二氧化碳排放。

△ 图3. 加速寿命测试凸显了低压VGaN的可靠性。

△ 图4. 高耗能数据中心对GaN的需求巨大。

集成解决方案

通过集成可以进一步减小尺寸。例如,我们的SolidGaN ISG3201是一个完整的半桥电路,其尺寸还缩小了20%(见图5)。

在这种尺寸仅为5 mm×6.5 mm×1.1 mm的单焊盘网格阵列封装中,有两个采用半桥配置的GaN HEMT,以及一个驱动器和一个自举电容器。

请注意,集成的好处不限于缩小尺寸。由于电路元件之间的封装嵌入连接,这种方法还可以带来更高的性能。例如用于数据中心的600 W 48 V /12 V DC/DC转换器。通过引入ISG3201,设计人员可以提高功率密度,在相同尺寸的模块中可达到1000W,效率高达98.26%。

这给了我们的客户选择的机会:分立解决方案,例如INN100W032A,可提供更好的灵活性;集成解决方案,例如ISG3201,更易于安装和使用。

此外,我们还将注意力集中在高压领域,推出了导通电阻范围为30 mΩ至2.2 Ω的650 V HEMT产品系列。同样,我们意识到一些设计人员会担心高压尖峰导致的雪崩故障。对此,我们解决这个问题的方法是确保阻断电压的余量。由于GaN晶体管(与硅制成的晶体管不同)没有雪崩额定值,因此避免这种形式故障的唯一方法是选择击穿电压远高于指定电压额定值的器件。我们的650 V额定值设备可以在高达800 V的电压下承受低于200 μs的非重复脉冲,这远高于最大额定值。当重复脉冲的持续时间缩短至100 ns以下时,我们的组件在室温和125℃下可以保持最大瞬态电压降至750 V。这也远远超出了650 V额定值,增加了我们器件使用可靠性方面的数据收集。

△ 图5. SolidGaN集成解决方案具有尺寸、性能和易用性等优势。

英诺赛科在其位于中国苏州的 8 英寸晶圆厂生产器件

双重来源

当然,我们的一些客户不愿意依赖单一供应商。不过也没必要,因为目前出现了多种来源的GaN零部件。例如,我们采用DFN 8×8或5×6封装的650 V/700 V器件与具有相似额定值和规格的零部件可实现引脚对引脚兼容。显而易见的是,在功率半导体大众市场中采用GaN不再存在任何障碍。担心大批量可用性、价格、制造商之间的兼容性、低压和高压可靠性以及雪崩的日子已经一去不复返了。简而言之:未来是GaN的时代。

通过应变层降低导通电阻

英诺赛科的GaN HEMT本质上是增强模式(E模式)器件。

这种备受青睐的故障安全操作模式(称为常关)是通过在AlGaN势垒顶部生长p-GaN层,然后沉积和图案化栅极金属,以及在AlGaN势垒上选择性凹陷p-GaN层来实现的。栅极金属层与p-GaN层形成肖特基接触,因此,平衡时沟道中的电势升高,以确保常关操作。

通过内部控制所有制造工艺阶段,英诺赛科已经能够开发出多项技术改进,这些技术改进对于优化GaN HEMT制造来实现高性能和可靠性以及大规模生产和降低成本至关重要。

决定晶体管性能的关键参数之一是RDS(on)——即每单位面积的总漏源导通电阻。RDS(on)决定开关的最大可能额定电流并影响电流损耗,从而影响效率。因此,通过最小化特定的RDS(on),工程师可以针对给定的导通电阻缩小器件尺寸,并最终在每个晶圆上生产更多器件,从而降低成本。

为了降低特定的RDS(on),英诺赛科开发了一种应变增强技术。在明确栅极堆叠之后,应变增强层立即沉积到晶圆上。该应变增强层产生的应力调制会引起额外的压电极化;这会导致二维电子气的密度增加,与没有应变层的器件相比,薄层电阻下降了66%。

最重要的是,由于应变增强层是在栅极形成之后沉积的,因此它仅影响接入区的电阻。而对其他器件参数没有影响,例如阈值和漏电流。得益于这项专利技术,英诺赛科的硅基GaN HEMT E模式表现出非常低的比导通电阻。

 

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